首先说明一下我的布线环境
    EDA使用的是AD6.9，板子是6层的三星2410 ARM9核心板，板载两片SDRAM，一片NAND FALSH，一片NOR FLASH，一片网卡芯片，四周是DIMM的272双排插针，用于引出CPU的资源。信号线宽是5mil，线间距是4.5mil，过也是8/16mil。层叠是SGSSPS
    现在已经布完了2410到两片SDRAM的走线，但是由于功力不够，没有控制好等长，导致32位的DATA BUS之间的线最长相差1500多mil，也就是相差有1500mil左右（4cm），比如我的DATA0-7是3000多mil，而DATA24-31是1500mil长，这些线的长度都是通过R|L，就是Netlist Status来查看的，且数据和地址线从BGA扇出后到SDRAM都经过三四个的过孔。由于线与线的间距画得太近了，所以不管是用AD6的自动等长工具还是手动的画蛇等长，都不能达到理想的结果。另外在网上看到有网友说总线的单根长度在10cm之内的等长，不用太严格，线和线相差个1-2cm长 是没有问题的，不会影响太大，但是我的相关有4cm之多，心里没底啊
    由于2410的频率有203M，而SDRAM也有100M，所以我担心这么快的速度会导致总线时序异常，或是产生反射。这些总线的线间距我都是按照3W原则的，都有18mil的间距，而且相邻（除了中间的两层信号层是完全相邻外，另外的Top和 Bottom Layer都是有G和P层隔开的）的两层也都是互相垂直的走线。但是我没有在DATA BUS ，ADDR BUS 等BUS 中间加22或是33欧的电阻，我想问一下画过的前辈，这样画在做成板子之后会有时序异常等问题吗？SDRAM是否能跑到100MHz，因为跑不到的话这个板子就等于失败了。
    另外有的BUS在换层时用的是直角，不知道这有没有影响。
    第一次画PCB，经验不足，希望路过的前辈指点迷津，小弟不胜感激。附件是我截的图，加以注释。


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